《VerilogHDL 那些事儿 》【黑金动力社区】【FPGA 黑金开发板配套教程】完结版

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中文名: VerilogHDL 那些事儿 版本: 【黑金动力社区】【FPGA 黑金开发板配套教程】完结版发行时间: 2010年12月27日地区: 大陆,香港,台湾,美国,新加坡对白语言: 普通话文字语言: 简体中文简介:


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学习 Verilog HDL 和 FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。
在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都
没有实感 ... ” ， 没错这就是初学 Verilog HDL + FPGA 的心声。Verilog HDL 作为
硬件描述语言，就是它本身的性质，所以它不好掌握。
在众多的Verilog HDL 参考书，隐隐约约会会出现这样的一个“建模”。建模在 Verilog
HDL的世界里是一个重要的基础，笔者始终无法明白，为什么参考书们怎么不情愿好好
描述它们的故事，“建模”顾名思义就是“模块建立”的省略。FPGA的逻辑资源，好比
乐高的积木，要组合乐高就是需要工具，那 Verilog HDL 就是FPGA建模的工具。
Verilog HDL 作为“建模”的一个工具，但是没有技巧的使用它们是无法很好的发挥到
它。读者曾经何时有没有为建模的规划而头疼过？读者曾经何时有没有为天书般的源
码，想把头去撞墙？到最后的最后，读者曾经何时有没有冲动想用一把火把全部东西都
烧掉。这些心情笔者也拥有过，而且笔者也干过，这一切的一切都只是一个原因 :
“没有建模的技巧 ... ”
网络上常说学习Verilog HDL 就是要明白什么是 RTL级代码，多参考别人写的代码，
但是前提是“你能不能看懂别人在写什么，别人在设计什么，别人在做什么”。有一句
学习Verilog HDL 的名言 “参考别人的代码有如半死不活的受折磨”，当你看懂别人在
写什么的时候，估计在那之际你已经形成一具行尸走肉，这一切的一切都是：
“没有建模技巧的缘故 ... ”
在这里笔者没有攻击他人的意思，笔者始终觉得一个好的设计不仅是自己看得懂，而且
还要别人看得懂，设计的表达要直接，代码整齐，建模有结构。
笔者一直觉得可恨，为什么建模技巧作为基本功，它甚至比时序分析，功能仿真来得更
重要，但是却没有被重视。建模技巧的潜能是难以估计，笔者一直深信拥有建模技巧的
建模，Verilog HDL 语言绝对不会亚于其他高级语言，甚至还可以超越它们。关于这一
点，这一本笔记已经可以证明。
很多初学Verilog HDL + FPGA 的朋友会成为徘徊在边缘的一群，主要原因就是他们没
有掌握好建模技巧，而形成他们继续前进的一大阻碍。
在这里笔者将自己养成的建模技巧，故笔者称为“低级建模”这一建模技巧。笔者经过
一段时间使用后，编辑成为一本笔记。好让许更多初学的朋友越过这一段学习的大障碍。
笔者的博客：
http://blog.ednchina.com/akuei2
黑金动力社区官方博客
http://kingst.cnblogs.com
黑金动力社区：
http://www.oshcn.com
http://www.heijing.com
这本笔记的适合群：
一、初学者。
二、徘徊在学习边缘的行尸走肉们。
三、希望从另一个角度去了解 Verilog HDL 的人们。
这一本笔记确实有点不适合入门者，怎么说呢？因为这本笔记笔者按着自己的习惯编
辑，则笔者不是按着典型的方向去编辑。入门者应该先从一些权威的参考书去了解“什
么是Verlilog HDL语言”，对 Verilog HDL 语言有一定的了解后，再来看这本笔记。